[Suzaku:01105] UserIPの取り込みについて(Verilog と VHDL の混合)
watabe.kinji
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2007年 12月 25日 (火) 18:27:33 JST
渡部@名古屋市工業研究所 と申します。
Suzaku Starter Kit FPGA開発編の11章の内容を参考にVerilogモジュールをOPBバスにつなげて制御しようと試みております。
[Suzaku:00751] にて中嶋様から問題ないとのコメントがありますが
ペリフェラルをインポートする際に
ERROR:HDLParsers:820 - "C:/ipif2/pcores/serial/hdl/vhdl/serial.vhd" Line
425. Type of actual ports is not compatible with type of ports of
user_logic.
ERROR:MDT - Parse Errors encountered in HDL source
となりインポートができません。
serial.vhd がトップでuser_logic.v をインスタンシエーションしているのですが
user_logic.v のインターフェースは
module user_logic
(
xcs, // 追加した箇所
sin, // 追加した箇所
Bus2IP_Clk, // Bus to IP clock
Bus2IP_Reset, // Bus to IP reset
Bus2IP_Data, // Bus to IP data bus for user logic
Bus2IP_BE, // Bus to IP byte enables for user logic
Bus2IP_RdCE, // Bus to IP read chip enable for user
logic
Bus2IP_WrCE, // Bus to IP write chip enable for user
logic
IP2Bus_Data, // IP to Bus data bus for user logic
IP2Bus_Ack, // IP to Bus acknowledgement
IP2Bus_Retry, // IP to Bus retry response
IP2Bus_Error, // IP to Bus error response
IP2Bus_ToutSup // IP to Bus timeout suppress
); // user_logic
output xcs;
output sin;
// 以下略
で、serial.vhd で
USER_LOGIC_I : component user_logic.v
generic map
(
-- 省略
)
port map
(
xcs => xcs, -- ここで上記エラーが生ずる
sin => sin,
-- 以下省略
どこかでVHDLファイルにおいてVerilogモジュールをインスタンスかする必要が出てくると
思うのですが、どのように行えばよいかお教えいただけると幸いです。
以上よろしくお願いいたします。
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