東北大の小鮒と申します。 いつもお世話になっております。 SUZAKU-V SZ410を用いて、クロック分周器のコアを開発しております。 EDKを用いてPowerPCコアに自作コアを組み込み、Bus2IP_CLK(100MHz)を基準にして 30kHzに周波数を落としたクロックを発信しているのですが、 出力されるクロックの長さが約1.1倍に間延びしてしまいます。 JTAGによるFPGAコアだけの直接書き込みで水晶発信機を基準クロックに選んで 動作試験を行った際には設定通りの周期が得られています。 同様の現象があった方、または原因に心当たりのある方はいらっしゃいますか？ おりましたら、アドバイス等よろしくお願い致します。 ---- 小鮒 格久 東北大学大学院理学研究科地球物理学専攻 e-mail: email@hidden