[Suzaku:01320] Re: クロックの分周時間について (訂正 Re: Re:Linux からのレジスタアクセスについて )

mio email@hidden
2008年 12月 16日 (火) 09:54:39 JST


中島です。

Kobuna さんは書きました:
> 中島様
> 
> 該当箇所確認いたしました。
> 間延びしていた時間の割合も一致しています。
> 誠にありがとうございます。
> 
> もう一つ素人質問への回答をお願いしたいのですが、
> DCMから出力されるBus2IP_Clkのクロック周波数は変更可能でしょうか?
> またその場合ソースは、sz410-yyyymmddの中のどこを参照すればよいものでしょうか?
> またはDCMを介さず、100MHzのクロックをIPコアに渡すこと可能でしょうか?
> 
両方とも可能ですが、Bus2IP_Clk(= PLB Busクロック)は、
CPUクロック等その他諸々のクロックのことも考えた上
変更しなければいけないので、あまりお勧めしません。
変更する場合は、dcm_module(dcm_ddr_clk, dcm_ddr_fx)のパラメータ
を変更して下さい。
こちらよりは、SYS_CLK_INが100MHzのクロックですので、この信号を
IPコアに渡した方が簡単だと思います。

virtex4のdcmについては下記資料の"第2章デジタル クロックマネージャ"
が参考になると思います。
http://japan.xilinx.com/support/documentation/data_sheets/ds302.pdf

> 以上よろしくお願い致します。
> 
> 小鮒
> 
> 
> mio <email@hidden> wrote:
> 
>> 中島です。
>>
>>>>> SUZAKU-V SZ410を用いて、クロック分周器のコアを開発しております。
>>>>> EDKを用いてPowerPCコアに自作コアを組み込み、Bus2IP_CLK(100MHz)を基準にして
>>>>> 30kHzに周波数を落としたクロックを発信しているのですが、
>>>>> 出力されるクロックの長さが約1.1倍に間延びしてしまいます。
>> SZ410のデフォルトのFPGAプロジェクトにIPコアを接続しているのならば、
>> Bus2IP_CLKは100MHzではなく、87.5MHzになります。
>> クロックについては、
>> SZ410のハードウェアマニュアル v1.0.6の
>> p.11 図4.2 SZ410-U00バス構成をご参照ください。
>>
> 



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