[Suzaku:01149] Re: SUZAKU SZ130 DCM CLK

[mio]

中島です。

ohyama さんは書きました:
> お世話になっております。
> DCMの件は、わかってきました。　外部CLKによるFPGA動作の件で、何点か確認させて
> ください。
> 
> 1.　CON2(20,22pinのGCLK10,11)に外部から40MHzなり50MHz　XTAL CLKを入力した場
> 合、現状の3.6864MHzは、そのまま動作させて問題ありませんか。　（もちろんucf
> ファイルで、sys_clockは、現状のGCLK0:U10から外部入力のGCLK10または11に変更）
> 
問題ありません。

> 2.　話がとんで申し訳ありませんが、SUZAKU SZ130-00とAV Board接続させておき、
> かつ外部接続のドータボードにてユーザ回路を構築（たとえば高速パラレルDAC) し
> たいのですが、3.6864MHz CLKでは使いにくい面があります。その場合、CON2がAV関
> 連で塞がっているためCON3を使うと思いますが、CON3 pin23(GCLK5), pin25(GCLK4)
> がCLK入力に使えるとおもいます。どちらか一方を、sys_clockに指定すれば、問題な
> いと考えてよろしいでしょうか。また、第１項と重複しますが、現状の3.6864MHz
> は、そのまま動作させて問題ありませんか。
> 
51.6096MHz(3.6864MHz)は変更しないほうがよいと思います。

> 3.　AD Board(8ch ADConverter)のCLK24MHzがCON3 25pin(GCLK4, D10)にアサインさ
> れていて、150KspsのCLKに使われています。
> NET "CLK_24" LOC = "D10" | IOSTANDARD = LVCMOS33;
> これをucfに追加すればよいようですが、この際にFPGA　system clockは3.6864MHzの
> ままでしょうか？　
system_clockは3.6864MHzのままです。

> また、CONV, SCKがFPGAから戻ってきていますが、これはCLK_24
> をもとに、DCMで作成されたものでしょうか？
> 
24MHzを分周しています。

> 以上煩雑ですが、よろしくお願いします。
> 大山
> -----Original Message-----
> From: email@hidden
> [mailto:email@hidden] On Behalf Of mio
> Sent: Wednesday, March 12, 2008 10:19 PM
> To: SUZAKU general discussion list
> Subject: [Suzaku:01145] Re: SUZAKU SZ130 DCM CLK
> 
> 中島です。
> 
> ohyama さんは書きました:
>> お世話になっております。
>> SUZAKU Starter KIT FPGA manual, SZ130 HW manualに、SZ130は、 XTAL
> 3.6864MHz
>> からDCMにて逓倍して使用とあります。　ISEのArchitecture Wizardでは、
> XC3S1200e
>> ではCLK=5MHzからでないとDCMを動作できません。　EDKのBSBでは、3.6864MHzから
> そ
>> の11倍の51.6096(51.61MHz)を選択できます。これは、Bus CLK frequencyですが、
> 本
>> 当にDCMが使われているのでしょうか？（Starter KIT FPGA manual、SZ130 HW
>> manualのブロック図にはDCMと記されている）
>> CLK自体をDCMでそのFPGAを51.61MHzで動作させているのではないと思いますが、い
> か
>> がでしょうか？　どうも混乱しています。
>>
> 
> 3.6864MHzのクロックをDCMで14倍にし、51.6096MHzにして使ってます。
> SUZAKUスターターキットガイド(FPGA開発編)2.3.0のp.160に使える理由が
> 書いてあるので、読んでみてください。
> ちなみに、EDK9.1iのBSBでは単に51.6096MHzに設定しただけでは動かなかったので
> 少々接続を変更しています。(SUZAKUスターターキットガイド(FPGA開発編)2.3.0のp.
> 159参照)
> ISEのArchitecture Wizardは使ったことありませんが、
> このあたりが絡んでくるのではないかと思います。
> 
> DCMについてはSpartan-3Eのデータシートに
> 詳しく載っていたと思うので、そちらも参照してみてください。
> 
> 
>> 　FPGA自体をCLK40MHzで動作（及び外部接続コネクタ　CON2~5経由でDACを動作さ
> せ
>> るべく、FPGAからDAC　CLKを40MHz動作）させたいのですが方法ありますか？
>>
> 
> SUZAKUの空きピンのどこに接続してもOKです。
> ただ、クロックはGCLKとなっているピンがクロックに適したピンなので、
> GCLKに接続することをお勧めします。(例えばCON2の20,22pin)
> 内部バスとはUNSYNC FIFOでつなぐと良いのではないかと思います。
> SUZAKU-A/Dボードでは外部から24MHz入力していたりするので、
> A/DボードのIPコアや回路図などが参考になるかもしれません。
> 
> # 意味を取り違えてたらごめんなさい。。
> 
>> 大山
>>