[Suzaku:01359] Re: ISE での GPIO 使用方法について

[Yusuke Nakamori]

中森です．

回答ありがとうございます．

At Thu, 22 Jan 2009 18:18:56 +0900,
mio wrote:
> 
> 中島です。
> 
> 使っているのはSZ410でしたよね。
> なんだか混乱したことになっているのでエラーメッセージはよくみてません。。

はい SZ410 です．

> 
> SZ410のプロジェクトをISE化して使う場合、
> UCFファイルにて、以下の記述をとりあえずコメントアウトしてしまって、
> 増えた信号を追記してみてください。
> たぶん元々はここでエラーがでていただけだと思われ、
> かなり解消されると思うのですが・・・。
> 
> 
> NET "ppc_reset_bus_Chip_Reset_Req" TPTHRU = "RST_GRP";
> NET "ppc_reset_bus_Core_Reset_Req" TPTHRU = "RST_GRP";
> NET "ppc_reset_bus_System_Reset_Req" TPTHRU = "RST_GRP";
> TIMESPEC "TS_RST1" = FROM CPUS THRU RST_GRP TO FFS  TIG;
> NET sys_bus_reset TIG;
> 
> INST "ocm_temac_cntlr/ocm_temac_cntlr/v4_emac_top/v4_emac" LOC = EMAC_X0Y0;
> INST "ppc405_system/ppc405_system/PPC405_ADV_i/PPC405_ADV_i" LOC = PPC405_ADV_X0Y0;
> 

上記の記述をコメントアウトして，Implement Design を行ったところ，
下記のエラーメッセージがおそらくport map と component から削除した
信号分だけ出てしまいました．何か解決方法がございましたら．御教授下さい．


エラーメッセージ
-----------------------------------------------------------------------------------
 
ERROR:ConstraintSystem:59 - Constraint <Net SYS_CLK_IN       LOC = Y6 |>
   [M:/youny/suzaku/sz410-new/data/xps_proj.ucf(12)]: NET "SYS_CLK_IN" not
   found.  Please verify that:
   1. The specified design element actually exists in the original design.
   2. The specified object is spelled correctly in the constraint source file.

ERROR:ConstraintSystem:59 - Constraint <IOSTANDARD = LVCMOS33;>
   [M:/youny/suzaku/sz410-new/data/xps_proj.ucf(12)]: NET "SYS_CLK_IN" not
   found.  Please verify that:
   1. The specified design element actually exists in the original design.
   2. The specified object is spelled correctly in the constraint source file.


> >> 使用しないポートは
> >> port mapから消してしまえばいけるはず。
> >> それでもエラーがでるなら、componentのところからも
> >> 消してみてしまってください。
> >>
> >> もしくは適当な信号をsignalで定義して、
> >> 終端処理してしまってもよいと思います。
> >>
> > 
> > port map と component から使用しないポートを消したところ，
> > Synthesize することができました．
> > 
> > しかし，Implement Design を行うと，下記のようなエラーが
> > 出てしまいました．この原因が分かりましたら教えていただけないでしょうか．
> > 
> >   top.vhd
> >  ---------------------------------------------------
> >  entity top is
> >    port (
> >      Msclk : in std_logic;
> >      rst : in std_logic;
> >      top_out : out std_logic
> >    );
> >  end top;
> > 
> > また，エラーメッセージの原因を探ると，[Synthesize] の [Properties] の
> > [Xilinx Specific Options] の [Add I/O Buffers] をオフにすればいいと書いて
> > ありましたので，オフにして Implement Design を行ったところ，
> > 同様のエラーが出ました．
> > 
> >