[Suzaku:01512] Re: Starter Kit Guideを参考にしたEDK上でのプログラミングについて

[mio]

中島です。

> 　石川です。
> 
> 　初心者質問ばかりしてしまって申し訳ありません。
> 
> 　Starter Kit Guide 2.3.3を参考にしながら
> EDK8.2を使って、SUZAKU-V上でプログラムを動かそうとしています。
> 
> 　Starter Kit Guideにしたがって、自分の回路に合わせて変えながら開発したつもりなのですが、
> ＞ERROR:HDLParsers:709 -
> "E:/TimeSynchronization/ProjectFile/pcores/top_v1_00_a/hdl/vhdl/top.vhd"
> Line 400. user_logic is not an entity name
> というエラーをどうにもできなくて困っています。
> 400行目というのは
>   USER_LOGIC_I : entity top_v1_00_a.user_logic
> です。
> topというのはStarter Kit Guideではopb_sil00uとしている回路です。
> 
> top.vhdでは始めの方で
> library top_v1_00_a;
> use top_v1_00_a.all;
> としていますが、
> ここを
> library top_v1_00_a;
> use top_v1_00_a.user_logic;
> とすると
> Library unit user_logic is not available in library top_v1_00_a.
> というエラーになるのでLibraryで読み込めていないのかもしれないと思っていますが、
> どうすればLibraryで読み込めるようになるのかわからずに困っています。
> 
私もよく似たエラーでたびたび悩まされるのですが、
どこかしらにタイプミスがあったりとかが多かったりします。。
paoファイルのほうも間違いはないでしょうか？

どうしても
USER_LOGIC_I : entity top_v1_00_a.user_logic
の書き方でうまくいかないなら、とりあえず、
componentをかいてしまったほうがらくちんかもです。
かなり適当ですが、以下のような感じです。

entity top is
  port (
    SYS_RST         : in  std_logic
  );
end top;

architecture imp of top is

component user_logic
  port (
    din        : in  std_logic
  );
end component;

begin

  USER_LOGIC_I : user_logic
    port map (
      din        => DATA_IN
    );

end architecture imp;


何か良い資料があればよいのですが、
文書として素敵なものはみつけられていません。
ひたすら、いろんなコードを読んでみるのみでしょうか。

> 　要領を得ていない質問＆状況説明かもしれず、誠に申し訳ありませんが、
> わかる方、
> どうすればいいのか？
> 情報が足りないのであればどういう情報をお話しすればいいのか？
> 教えていただけませんか？
> 
> 　よろしくお願いします。