SUZAKUメーリングリストの皆様。 石川と申します。 お世話になっております。 SUZAKU-V(SZ310)のFPGA部のみを使って開発を行っているのですが、 FPGAへ供給するクロック信号はどのピンに接続するのが適当なのでしょうか？ 現在私はHDLのclkをucfファイルを使ってC8に接続しているのですが、 １サイクルが200nsよりも長くなってしまっているようです。 １．普通HDLのclkを接続するピン（一番高速にFPGAが動作させたいときに接続するするピン）はC8なのでしょうか？ ２．正しく（一番高速にFPGAが動作するように)接続したときに１サイクルは何nsでしょうか？ 初歩的な質問ですがお答え願えれば幸いです。