[Suzaku:01651] Re: SZ410-SILの使用方法について
suzu bun
email@hidden
2009年 10月 21日 (水) 13:36:59 JST
お世話になります。
鈴木です。
早速の対応ありがとうございます。
再度設定などを確認してみます。
以下に現在のMPMCの記述部分mhsファイル&ucfファイルを記載しておきますので、おかしな点があれば指摘頂ければと思います。
「MHSファイルの内容(抜粋)」
# ## DDR2 PORT ###########################################################################
PORT DDR2_SDRAM_DDR2_Clk_pin = DDR2_SDRAM_DDR2_Clk_pin, DIR = O
PORT DDR2_SDRAM_DDR2_Clk_n_pin = DDR2_SDRAM_DDR2_Clk_n_pin, DIR = O
PORT DDR2_SDRAM_DDR2_CE_pin = DDR2_SDRAM_DDR2_CE_pin, DIR = O
PORT DDR2_SDRAM_DDR2_CS_n_pin = DDR2_SDRAM_DDR2_CS_n_pin, DIR = O
PORT DDR2_SDRAM_DDR2_ODT_pin = DDR2_SDRAM_DDR2_ODT_pin, DIR = O
PORT DDR2_SDRAM_DDR2_RAS_n_pin = DDR2_SDRAM_DDR2_RAS_n_pin, DIR = O
PORT DDR2_SDRAM_DDR2_CAS_n_pin = DDR2_SDRAM_DDR2_CAS_n_pin, DIR = O
PORT DDR2_SDRAM_DDR2_WE_n_pin = DDR2_SDRAM_DDR2_WE_n_pin, DIR = O
PORT DDR2_SDRAM_DDR2_BankAddr_pin = DDR2_SDRAM_DDR2_BankAddr_pin, DIR = O, VEC = [1:0]
PORT DDR2_SDRAM_DDR2_Addr_pin = DDR2_SDRAM_DDR2_Addr_pin, DIR = O, VEC = [12:0]
PORT DDR2_SDRAM_DDR2_DQ_pin = DDR2_SDRAM_DDR2_DQ_pin, DIR = IO, VEC = [15:0]
PORT DDR2_SDRAM_DDR2_DM_pin = DDR2_SDRAM_DDR2_DM_pin, DIR = O, VEC = [1:0]
PORT DDR2_SDRAM_DDR2_DQS_pin = DDR2_SDRAM_DDR2_DQS_pin, DIR = IO, VEC = [1:0]
PORT DDR2_SDRAM_DDR2_DQS_n_pin = DDR2_SDRAM_DDR2_DQS_n_pin, DIR = IO, VEC = [1:0]
PORT DDR2_SDRAM_DDR2_DQS_Div_O_pin = DDR2_SDRAM_DDR2_DQS_Div_O_pin, DIR = O
PORT DDR2_SDRAM_DDR2_DQS_Div_I_pin = DDR2_SDRAM_DDR2_DQS_Div_I_pin, DIR = I
BEGIN mpmc
PARAMETER INSTANCE = DDR2_SDRAM
PARAMETER HW_VER = 5.03.a
PARAMETER C_MEM_PARTNO = MT47H16M16-37E
PARAMETER C_NUM_PORTS = 3
PARAMETER C_MPMC_BASEADDR = 0x00000000
PARAMETER C_MPMC_HIGHADDR = 0x01FFFFFF
PARAMETER C_PIM1_BASETYPE = 2
PARAMETER C_MEM_DATA_WIDTH = 16
PARAMETER C_SPLB0_NATIVE_DWIDTH = 64
PARAMETER C_SKIP_SIM_INIT_DELAY = 1
PARAMETER C_PI1_WR_FIFO_TYPE = DISABLED
PARAMETER C_USE_MIG_FLOW = 0
PARAMETER C_PIM2_BASETYPE = 4
PARAMETER C_SPLB1_NATIVE_DWIDTH = 64
PARAMETER C_PIM2_DATA_WIDTH = 32
BUS_INTERFACE SPLB0 = ppc405_0_iplb1
BUS_INTERFACE SPLB1 = ppc405_0_dplb1
BUS_INTERFACE MPMC_PIM2 = MPMC_NPI_0_FB_NPI
PORT MPMC_Clk0 = clk_200_0000MHzDCM0 << = ここが気になってはいます。100MHzかなとは思うのですが設定できません。
PORT MPMC_Clk90 = clk_200_0000MHz90DCM0 << = ここが気になってはいます。100MHzかなとは思うのですが設定できません。
PORT MPMC_Clk_200MHz = clk_200_0000MHzDCM0
PORT MPMC_Rst = sys_periph_reset
PORT DDR2_Clk = DDR2_SDRAM_DDR2_Clk_pin
PORT DDR2_Clk_n = DDR2_SDRAM_DDR2_Clk_n_pin
PORT DDR2_CE = DDR2_SDRAM_DDR2_CE_pin
PORT DDR2_CS_n = DDR2_SDRAM_DDR2_CS_n_pin
PORT DDR2_ODT = DDR2_SDRAM_DDR2_ODT_pin
PORT DDR2_RAS_n = DDR2_SDRAM_DDR2_RAS_n_pin
PORT DDR2_CAS_n = DDR2_SDRAM_DDR2_CAS_n_pin
PORT DDR2_WE_n = DDR2_SDRAM_DDR2_WE_n_pin
PORT DDR2_BankAddr = DDR2_SDRAM_DDR2_BankAddr_pin
PORT DDR2_Addr = DDR2_SDRAM_DDR2_Addr_pin
PORT DDR2_DQ = DDR2_SDRAM_DDR2_DQ_pin
PORT DDR2_DM = DDR2_SDRAM_DDR2_DM_pin
PORT DDR2_DQS = DDR2_SDRAM_DDR2_DQS_pin
PORT DDR2_DQS_n = DDR2_SDRAM_DDR2_DQS_n_pin
END
BEGIN clock_generator
PARAMETER INSTANCE = clock_generator_0
PARAMETER C_EXT_RESET_HIGH = 1
PARAMETER C_CLKIN_FREQ = 100000000
PARAMETER C_CLKOUT0_FREQ = 100000000
PARAMETER C_CLKOUT0_PHASE = 0
PARAMETER C_CLKOUT0_GROUP = DCM0
PARAMETER C_CLKOUT0_BUF = TRUE
PARAMETER C_CLKOUT1_FREQ = 300000000
PARAMETER C_CLKOUT1_PHASE = 0
PARAMETER C_CLKOUT1_GROUP = DCM0
PARAMETER C_CLKOUT1_BUF = TRUE
PARAMETER HW_VER = 3.01.a
PARAMETER C_CLKOUT2_FREQ = 200000000
PARAMETER C_CLKOUT2_PHASE = 90
PARAMETER C_CLKOUT2_GROUP = DCM0
PARAMETER C_CLKOUT2_BUF = TRUE
PARAMETER C_CLKOUT3_FREQ = 200000000
PARAMETER C_CLKOUT3_PHASE = 0
PARAMETER C_CLKOUT3_GROUP = DCM0
PARAMETER C_CLKOUT3_BUF = TRUE
PARAMETER C_FAMILY = virtex4
PORT CLKIN = dcm_clk_s
PORT CLKOUT0 = clk_100_0000MHzDCM0
PORT CLKOUT1 = clk_300_0000MHzDCM0
PORT RST = sys_rst_s
PORT LOCKED = Dcm_all_locked
PORT CLKOUT2 = clk_200_0000MHz90DCM0
PORT CLKOUT3 = clk_200_0000MHzDCM0
END
「ucfファイルの内容(抜粋)」
# Generic Template
##
## External I/O to CLK,RST ##
Net clk_1_sys_clk_pin LOC=Y6 | IOSTANDARD = LVCMOS33 ;
Net rst_1_sys_rst_pin LOC=U3 | IOSTANDARD = LVCMOS33 ;
## External I/O to RS232 ##
Net RS232_RX_pin LOC=Y4 | IOSTANDARD = LVCMOS33 ;
Net RS232_TX_pin LOC=U4 | IOSTANDARD = LVCMOS33 ;
## External I/O to LED ##
Net LEDS_pin<0> LOC=G2 | IOSTANDARD = LVCMOS33 ;
Net LEDS_pin<1> LOC=F2 | IOSTANDARD = LVCMOS33 ;
Net LEDS_pin<2> LOC=F1 | IOSTANDARD = LVCMOS33 ;
Net LEDS_pin<3> LOC=E1 | IOSTANDARD = LVCMOS33 ;
## External I/O to SYSTEM CLK & SYSTEM RESET ##
Net clk_1_sys_clk_pin TNM_NET = sys_clk_pin;
TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 100000 KHz;
Net rst_1_sys_rst_pin TIG;
###### ppc405_0
NET "ppc405_0/C405RSTCHIPRESETREQ" TPTHRU = "ppc405_0_RST_GRP";
NET "ppc405_0/C405RSTCORERESETREQ" TPTHRU = "ppc405_0_RST_GRP";
NET "ppc405_0/C405RSTSYSRESETREQ" TPTHRU = "ppc405_0_RST_GRP";
TIMESPEC "TS_RST_ppc405_0" = FROM CPUS THRU ppc405_0_RST_GRP TO FFS TIG;
## DDR2 SDRAM_0 CONTROLLER ############################################
Net DDR2_SDRAM_DDR2_Clk_pin LOC=A16 | IOSTANDARD = DIFF_SSTL18_II;
Net DDR2_SDRAM_DDR2_Clk_n_pin LOC=B16 | IOSTANDARD = DIFF_SSTL18_II;
##
Net DDR2_SDRAM_DDR2_CE_pin LOC=J18 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_CS_n_pin LOC=J17 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_ODT_pin LOC=C15 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_RAS_n_pin LOC=C16 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_CAS_n_pin LOC=B17 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_WE_n_pin LOC=D16 | IOSTANDARD = SSTL18_I;
##
Net DDR2_SDRAM_DDR2_BankAddr_pin<0> LOC=B15 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_BankAddr_pin<1> LOC=A15 | IOSTANDARD = SSTL18_I;
##
Net DDR2_SDRAM_DDR2_Addr_pin<0> LOC=A7 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<1> LOC=C11 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<2> LOC=B13 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<3> LOC=B11 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<4> LOC=B7 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<5> LOC=A8 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<6> LOC=B10 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<7> LOC=B12 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<8> LOC=B8 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<9> LOC=A11 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<10> LOC=B14 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<11> LOC=A13 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_Addr_pin<12> LOC=A14 | IOSTANDARD = SSTL18_I;
##
Net DDR2_SDRAM_DDR2_DQ_pin<0> LOC=H17 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<1> LOC=F19 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<2> LOC=E20 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<3> LOC=G17 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<4> LOC=G16 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<5> LOC=H16 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<6> LOC=D19 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<7> LOC=F20 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<8> LOC=C19 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<9> LOC=D18 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<10> LOC=B18 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<11> LOC=F16 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<12> LOC=D17 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<13> LOC=C18 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<14> LOC=E16 | IOSTANDARD = SSTL18_II;
Net DDR2_SDRAM_DDR2_DQ_pin<15> LOC=A18 | IOSTANDARD = SSTL18_II;
##
Net DDR2_SDRAM_DDR2_DM_pin<0> LOC=G19 | IOSTANDARD = SSTL18_I;
Net DDR2_SDRAM_DDR2_DM_pin<1> LOC=F17 | IOSTANDARD = SSTL18_I;
##
Net DDR2_SDRAM_DDR2_DQS_pin<0> LOC=F18 | IOSTANDARD = DIFF_SSTL18_II;
Net DDR2_SDRAM_DDR2_DQS_pin<1> LOC=B19 | IOSTANDARD = DIFF_SSTL18_II;
Net DDR2_SDRAM_DDR2_DQS_n_pin<0> LOC=E18 | IOSTANDARD = DIFF_SSTL18_II;
Net DDR2_SDRAM_DDR2_DQS_n_pin<1> LOC=C20 | IOSTANDARD = DIFF_SSTL18_II;
#Net DDR2_SDRAM_DDR2_DQS_Div_O_pin LOC=H3 | IOSTANDARD = SSTL18_II; ## SPALTAN3,3a,3e,3an,3dsp Onry?
#Net DDR2_SDRAM_DDR2_DQS_Div_I_pin LOC=H4 | IOSTANDARD = SSTL18_II; ## SPALTAN3,3a,3e,3an,3dsp Onry?
以上です。
たくさん記載してしまいましたが、よろしくお願いします。
> Date: Wed, 21 Oct 2009 00:31:52 +0900
> From: email@hidden
> To: email@hidden
> Subject: [Suzaku:01650] Re: SZ410-SILの使用方法について
>
> 川岡です。
>
> > ８．最初にLEDが制御されているのを確認し、RS232経由でメッセージが表示さ
> > れてMPMCのBASEアドレスにアクセスしたところでプログラムが止まってしまい
> > まったく応答しない。
>
> プログラムは、アクセスしただけで止まるような構造ではないのに
> 止まってしまうような場合、経験的なのですが、
> ・ベースアドレスが違う。
> ・何かの手違い(portが違う、クロックの位相が逆)で、
> ideleyに異常な値が設定されている
> があげらるるかと思っています。
> なので、プログラムのミス、EDKの設定ミス(特にPortの設定)を、
> 今一度お確かめいただけましょうか。
>
> それでも腑に落ちない場合、
> SUZAKUのプロジェクトにEDKで生成したMPMPを移植し、
> mhsや挙動の比較調査をいただくのが良いかと思います。
>
>
> suzu bun さんは書きました:
> > お世話になります。 鈴木です。
> >
> > 早速の回答ありがとうございました。
> > SUZAKUのAVボードを参考にして考えてみます。
> >
> > > DRAMを1枚づつ(16bitづつ)使うなら問題はないかと思います。
> >
> > 上記の件なんですが、一応自分なりに以下の方法で実施してみたのですが
> > DDR2のアドレスにアクセスしたとたんにプログラムが止まってしまいます。
> > 何か原因があるのでしょうか？以下に実施内容を簡単に記載します。
> >
> > 「実施内容」
> > １．SUZAKU(SZ410)のJP2をジャンパしてFPGAのみとして起動する。
> > ２．EDKのBSBウィザードを使用してある程度のひな形となるプロジェクトを作
> > 成する。
> > ３．これとは別にEDKを起動してBSBにてXILINXのリファレンスボード
> > (Virtex4FX搭載でDDR2のものML40*)を選択しプロジェクトを作成する。
> > ４．XILINXのリファレンスボードのMPMCの部分をテキストレベルでmhsおよび
> > mssファイルにコピーしSZ410用に仕上げていく。
> > ５．ucfについてもMPMCの部分をコピーし、ピンアサインはSZ410のDDR0（1枚
> > 目のDDR2SDRAM）の部分に合わせてmhsとの整合性を取りながらプロジェクトを作
> > 成する。
> > （この状態では2枚目のDDR2SDRAMもピンアサインは一切指定しない。とり
> > あえず１枚を動かしたいので・・・）
> > ６．ソフトウェアについてもXILINXのリファレンスボードの
> > TestApp_Memory_ppc405_0のソースをコピーする。
> > ７．コピーしたTestApp_Memory_ppc405_0のソースを実行する前に、main関数
> > 内でLEDの制御が出来るようにソースを追加。
> > ７．download.bitを作成しSUZAKU(SZ410)にダウンロードしてアプリケーショ
> > ンを実行する。
> > ８．最初にLEDが制御されているのを確認し、RS232経由でメッセージが表示さ
> > れてMPMCのBASEアドレスにアクセスしたところでプログラムが止まってしまい
> > まったく応答しない。
> >
> > 以上がSUZAKU(SZ410)にXILINXのIPコアであるMPMCを追加した状態で発生する
> > 事象です。
> > 何かアドバイスがあれば教えていただきたいと思います。よろしくお願いします。
> > なお、EDKについては10.1.03および11.3双方で確認しましたが同じ結果でした。
> >
> >
> > > Date: Mon, 19 Oct 2009 21:09:46 +0900
> > > From: email@hidden
> > > To: email@hidden
> > > Subject: [Suzaku:01648] Re: SZ410-SILのの使用方法について
> > >
> > > 川岡と申します。
> > >
> > > > 1.SZ410のデフォルトにて採用されているMPMCがXILINX純正のものでない理由
> > > > について。
> > >
> > > アドレスバス、コントロール線について
> > > IPコアからは1系統しか出ていないのに対して、
> > > SUZAKUでは、2枚のDRAMに個別配線しているため2系統必要になります。
> > > DRAMはタイミングがシビアなため、必ず最終出力バッファで
> > > ラッチする必要があるのですが、
> > > IPコアそのままだと最終出力バッファではない
> > > 途中のロジックでラッチがかかってしまうため、
> > > ちょっとだけ手を入れて使ってます。
> > >
> > > > 2.デフォルトにてLINUXが動作している状態で、USER IP(
> > $B%O!<%I%&%'%"?)から
> > > > DDR2メモリ内容の読み出しを実施したい場合のインタフェース手法について。
> > > > （グラフィック表示(VGA,XGA等)を行う場合、読み出しは確定性の高いハー
> > > > ウェアで行うのが良いとの発想からメモリ内容をハードウェアにて読み出
> > したい
> > > > 為）
> > >
> > > SUZAKUのAVボードを参考にしていただければと思っています。
> > > http://suzaku.atmark-techno.com/series/av-board
> > > このAVボードのIPコアはDMA+FIFOを実装しております。
> > > このDMA+FIFOのような実装をすれば、
> > > 性能的には、VGAフルカラーの帯域は出ると思います。
> > > XGAフルカラーの帯域まででるかは試してみないとわからないところです。
> > > (計算値的には出そうなのですが、試してみないとわかりません。。)
> > >
> > > > 3.デフォルトでの使用ではなくBSBなどを使用したユーザ独自回路の構成時に
> > > > おけるDDR2S DRAMの制御方法(MPMCの実装及び接続)について。
> > >
> > > DRAMを1枚づつ(16bitづつ)使うなら問題はないかと思います。
> > > 32bitで使う場合、1.の条件からそのままでは使えません。
> > >
> > > > 「実現したい内容」
> > > > 1.今回の開発で初めてSUZAKUを使用するのですが、可能であればLINUXを起動
> > > > している状態で必要な部分のみリアルタイム性をもった画像表示回路を実
> > 現した
> > > > いと思っております。
> > > > 実現不可能な場合は、LINUXを起動しない状態で、SUZAKUを単純なFPGAとし
> > > > て扱いEDK(SDK)のみ(PowerPC or MicroBlaze)での制御を考えております。
> > >
> > > DMAとFIFO(BRAMで実装)がキーになりそうですね。
> > > DMAに関しては、MPMCのインタフェースの使い方が
> > > FIFOに関しては、その容量とパスのどこに置くかがポイントですね。
> > >
> > >
> > > suzu bun さんは書きました:
> > > > 鈴木と申します。
> > > > 初めて質問させていただきます。
> > > >
> > > > 現在、SZ410を使用してのグラフィックLCD用制御ボードの開発段階で、い
> > くつか
> > > > 質問させていただきたいと思います。
> > > >
> > > > 「現在の開発環境について」
> > > > ・ISE DESIGN SUITE EMBEDED EDHITION 11.3 / ISE WebPack + EDK10.1SP3
> > のど
> > > > ちらかを環境変数の切替で使用。
> > > > ・PC：WIN XP SP3
> > > > ・VMWareにてATDE(Atmark Techno Development Environment)が動作可能。
> > > > ・ターゲット：SZ410＋SUZAKUスタータキット
> > > >
> > > > 「現在までの確認事項」
> > > > ・SUZAKUに着手する前にSPALTAN3ANスタータキットでのEDKによるGPIOの制
> > 御な
> > > > どの作動確認を実施。
> > > > ・SZ410＋スタータキットにて、「SUZAKUスター? %?!<%-%C%H%,%$%I?(FPGA
> > 開発
> > > > 編)」にて作動確認を実施。
> > > > ・SZ410のデフォルトプロジェクト(sz410-20090427)をEDK11.3(最新版)に
> > て動作
> > > > (LINUXが起動する)することを確認。
> > > > ・LINUXに関して、熟知していない。
> > > >
> > > > 「質問点」
> > > > 1.SZ410のデフォルトにて採用されているMPMCがXILINX純正のものでない
> > 理由
> > > > について。
> > > > 2.デフォルトにてLINUXが動作している状態で、USER IP(ハードウェア)から
> > > > DDR2メモリ内容の読み出しを実施したい場合のインタフェース手法について。
> > > > （グラフィック表示(VGA,XGA等)を行う場合、読み出しは確定性の高い
> > ハー
> > > > ウェアで行うのが良いとの発想からメモリ内容をハードウェアにて読み出
> > したい
> > > > 為）
> > > > 3.デフォルトでの使用ではなくB SBなどを使用したユーザ独自回路の構
> > 成時に
> > > > おけるDDR2SDRAMの制御方法(MPMCの実装及び接続)について。
> > > >
> > > > 「実現したい内容」
> > > > 1.今回の開発で初めてSUZAKUを使用するのですが、可能であればLINUXを
> > 起動
> > > > している状態で必要な部分のみリアルタイム性をもった画像表示回路を実
> > 現した
> > > > いと思っております。
> > > > 実現不可能な場合は、LINUXを起動しない状態で、SUZAKUを単純なFPGA
> > とし
> > > > て扱いEDK(SDK)のみ(PowerPC or MicroBlaze)での制御を考えております。
> > > >
> > > > 上記の疑問点について、何かご教授していただければと思います。
> > > > よろしくお願いします。
> > > >
> > > > もう、USBメモリはいらない！？無料で使える25GB。 SkyDriveを今すぐ体験
> > > > <http://clk.atdmt.com/GBL/go/165607515/direct/01/>
> > > >
> > > >
> > > >
> > ------------------------------------------------------------------------
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> > > > suzaku mailing list
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> > > > http://lists.atmark-techno.com/cgi-bin/mailman/listinfo/suzaku
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