[Suzaku:01887] Re: はじめまして。購入前のご相談でございます。

[weider]

中島様へ。

SUZAKUスタータキット（FPGA開発編）でお世話になっております寺内と申します。先般
はご返信ありがとうございます。 質問なのですが  constant <clock>_period := 1ns;の
処理はいかがいたしましょう？

寺内　隆男
email@hidden



10/08/06 mio <email@hidden>:
> 中島です。
>
> (2010/08/06 5:59), weider wrote:
>> 寺内と申します。ISE11.1を使っております。10.1はダウンロードできなくなっているとの
>> Xilinx様のお話がございまして、一番近い11.1をインストールした次第でございます。
> 10.1ダウンロードできませんでした？
> 一応ダウンロードできそうにみえます・・・。
> ライセンスがどうなっているのかは分かりませんが・・・。
> http://japan.xilinx.com/support/download/index.htm
>
>> SUZAKUスタータキット・マニュアルの(FPGA開発編)P148「Test Bench WaveForm」とい
>> うメニューがございません。デフォルトのシミュレータはiSimでございます。P148以降の作
>> 業を行う手順をご存知の方、ご支援お願い申し上げます。
>>
> なくなってしまったらしく、残念です。。
> とりあえず、一番はじめにでてくる、
> counterのシミュレーションを行なう時の手順は
> 以下のとおりとなります。
>
> 1. Simulationのチェックボタンを選択
> 2. New Sourceで[VHDL Test Bench]を選択してテストベンチの雛形を作成
> 3. SYS_RST信号作成
>   (SYS_RSTの信号をウィザードで作成していたのですが、できなくなっているの
> で、自分で記述しなければいけません。)
>
> =====================================
> -- 前略
> -- Clock process definitions
> SYS_CLK_process :process
> begin
> SYS_CLK <= '0';
> wait for SYS_CLK_period/2;
> SYS_CLK <= '1';
> wait for SYS_CLK_period/2;
> end process;
>
> SYS_RST_process :process
> begin
> SYS_RST <= '0';
> wait for 10 ns;
> SYS_RST <= '1';
> wait for 10 ns;
> SYS_RST <= '0';
> wait;
> end process;
>
> -- Stimulus process
> -- 後略
> END;
> =======================================
>
> 4. [Simulate Behavioral Model]→[Proccess Properties]でシミュレーション時
> 間などを設定
> 5. [Simulate Behavioral Model]→[Run]でISE Simulatorが立ち上がります。
>
> これで、大体いけるはず・・・。
> デコーダのシミュレーションをする場合は、
> シミュレーション時間を変更し、
> クロックの記述を削除し、
> 0〜Fまで以下のような感じで記述していってください。
>
> ========================================
> -- 前略
> nCODE >= "0000"; -- 0
> wait for 100 ms;
> nCODE >= "0001"; -- 1
> wait for 100 ms;
> nCODE >= "0010"; -- 2
> -- 後略
> ========================================
>
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