[Suzaku:01889] Re: はじめまして。購入前のご相談でございます。

mio email@hidden
2010年 8月 9日 (月) 10:10:46 JST


中島です。

> 2)中島様からご支援いただきました。Verilogの経験のみのため、ご支援いただいた
>   とおりに記述しましたがエラーが出てしまいました。
> 
> ソースコード:
>     --前略
>     -- No clocks detected in port list. Replace<clock>  below with
>     -- appropriate port name
> 
>    68行目: constant SYS_CLK_period := 200ns;
> 
>     SYS_CLK_process :process
>     begin
> 		SYS_CLK<= '0';
>  73行目:		wait for SYS_CLK_period/2;
> 		SYS_CLK<= '1';
>  75行目:		wait for SYS_CLK_period/2;
>     end process;
> 
>     SYS_RST_process :process
>     begin
> 		SYS_RST<= '0';
> 		wait for 10 ns;
> 		SYS_RST<= '1';
> 		wait for 10 ns;
> 		SYS_RST<= '0';
> 		wait;
>     end process;
> 	
>     -- Stimulus process
>     stim_proc: process
>     begin		
>        -- hold reset state for 100ms.
>        wait for 100ms;	
> 
>    94行目:    wait for SYS_CLK_period*10;
> 
>        -- insert stimulus here
> 
>        wait;
>     end process;
> 
> END;
> 
> エラーの内容:
> ERROR:HDLCompiler:806 -
> "C:/Suzaku/sample/slot_counter1/slot_counter1_tb.vhd" Line 68: Syntax
> error near constant.
> ERROR:HDLCompiler:841 -
> "C:/Suzaku/sample/slot_counter1/slot_counter1_tb.vhd" Line 68:
> Expecting type  void for<ns>.
> ERROR:HDLCompiler:69 -
> "C:/Suzaku/sample/slot_counter1/slot_counter1_tb.vhd" Line 73:
> <sys_clk_period>  is not declared.
> ERROR:HDLCompiler:69 -
> "C:/Suzaku/sample/slot_counter1/slot_counter1_tb.vhd" Line 75:
> <sys_clk_period>  is not declared.
> ERROR:HDLCompiler:69 -
> "C:/Suzaku/sample/slot_counter1/slot_counter1_tb.vhd" Line 94:
> <sys_clk_period>  is not declared.
> ERROR:HDLCompiler:854 -
> "C:/Suzaku/sample/slot_counter1/slot_counter1_tb.vhd" Line 36: Unit
> <behavior>  ignored due to previous errors.
> 

どこかに<sys_clk_period>とか<ns>のように、
"<"や">"
をつかって信号定義してたりしないですか??

68行目: constant SYS_CLK_period := 200ns;

の何かがおかしいようなのですが・・・。
これをみる限りではよく分からないです・・・。

> 現状:シミュレーションは手書きになるので、カウンタのシミュレーションはエラーのまま
>     にしてスロットマシン製作に入っております。
> 
> VHDLの学習をしようと存じます。資金不足で書籍ではなく初心者向けのサイトをご紹介
> いただきたく存じます。

ISEで[Edit]→[Language Templates...]をクリックしてみてください。
色々テンプレートが表示されます。
VHDLとVerilogの両方の記述方法が記載されているので、
結構役に立つのではないかと思います。

シミュレーションのテンプレートもあるようなので見てみてください。

> また平行しましてスロットマシンも進めてまいりたく存じます。
> つきましては、マニュアルP161の下記の部分の記述の仕方をご支援いただきたくお願い
> 申し上げます。
> 
> ・[Initial Length of Test Bench]は今回も10000nsに変更してください。
> ・SYS_RSTの信号を前回と同様(100nsで立ち上げ、500ns立ち下げ)に生成して
>  保存してください。
> 

今エラーがでているのが修正できれば、
同じようにSYS_RSTを記述するだけです。

SYS_RST<= '0';
wait for 100 ns;
SYS_RST<= '1';
wait for 500 ns;
SYS_RST<= '0';
wait;
            _________
  _________|         |____________

 ↑ 100ns  ↑ 500ns ↑以降 0のまま

> ご厄介をおかけし誠に申し訳ありません。ご支援お願い申し上げます。
> 
> 
> 10/08/06 weider<email@hidden>:
>> 中島様へ。
>>
>> SUZAKUスタータキット(FPGA開発編)でお世話になっております寺内と申します。先般
>> はご返信ありがとうございます。 質問なのですが  constant<clock>_period := 1ns;の
>> 処理はいかがいたしましょう?




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