[Suzaku:00793] VHDL/Verilog混合でスロットマシンのコアをCPUで制御する

Daigo Yamada email@hidden
2007年 2月 6日 (火) 13:45:02 JST


お世話になっております。
山田と申します。

<内容>
SUZAKU-Vにおいて、Starter Kit Guide(FPGA) ver.2.1.3の11章
”スロットマシンのコアをCPUで制御する”を参考にUser_logic及び、
自作コア部分をVerilogに置き換えてOPBバスへの接続を試しています。
*ウィザードのOPTIONALから".... Verilog instead of VHDL"を選択

<解決できない問題>
Starter Kit Guideと同様にSZ310のデフォルトに自作IPコアを追加して、
Starter Kit Guideと同様の各種設定を行った後に、ネットリストを作成
すると下記エラーが発生します。

<エラーの内容>
ERROR:HDLCompilers:200 - "../hdl/opb_sil00u_0_wrapper.v" line 43 Target of defparam 'opb_sil00u_0.C_BASEADDR' does not exist
ERROR:HDLCompilers:200 - "../hdl/opb_sil00u_0_wrapper.v" line 44 Target of defparam 'opb_sil00u_0.C_HIGHADDR' does not exist
ERROR:HDLCompilers:200 - "../hdl/opb_sil00u_0_wrapper.v" line 45 Target of defparam 'opb_sil00u_0.C_OPB_AWIDTH' does not exist
ERROR:HDLCompilers:200 - "../hdl/opb_sil00u_0_wrapper.v" line 46 Target of defparam 'opb_sil00u_0.C_OPB_DWIDTH' does not exist
ERROR:HDLCompilers:200 - "../hdl/opb_sil00u_0_wrapper.v" line 47 Target of defparam 'opb_sil00u_0.C_FAMILY' does not exist
ERROR:Xst - Unexpected error found while building hierarchy.

ERROR:MDT - HDL synthesis failed!
INFO:MDT - Refer to
   C:\SUZAKU_2\sz310-20061114_3\synthesis\opb_sil00u_0_wrapper_xst.srp for
   details

ERROR:MDT - platgen failed with errors!

<問い合わせ内容>
上記エラーの問題はどこにありますでしょうか?
何卒ご対応の程宜しくお願い致します。





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