[Suzaku:00796] Re: VHDL/Verilog混合でスロットマシンのコアをCPUで制御する

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2007年 2月 6日 (火) 17:17:21 JST


中島です。

Daigo Yamada wrote:
> 中島さま
> 早速コメントいただきありがとうございます。
> ご確認いただき、大変助かります。
> 
> <結果>
> 確認してみたところ、
> mpdファイルのOPTIONの記述は
> "MIXED"となっております。
> 
> BEGIN opb_sil00u
> 
> ## Peripheral Options
> OPTION IPTYPE = PERIPHERAL
> OPTION IMP_NETLIST = TRUE
> OPTION HDL = MIXED
> OPTION IP_GROUP = MICROBLAZE:PPC:USER
> OPTION CORE_STATE = DEVELOPMENT
> 
> 
> ## Bus Interfaces
> BUS_INTERFACE BUS = SOPB, BUS_TYPE = SLAVE, BUS_STD = OPB
> 
> ## Generics for VHDL or Parameters for Verilog
> PARAMETER C_BASEADDR = 0xffffffff, DT = std_logic_vector, MIN_SIZE = 0x200, BUS = SOPB, ADDRESS = BASE, PAIR = C_HIGHADDR
> PARAMETER C_HIGHADDR = 0x00000000, DT = std_logic_vector, BUS = SOPB, ADDRESS = HIGH, PAIR = C_BASEADDR
> PARAMETER C_OPB_AWIDTH = 32, DT = INTEGER, BUS = SOPB
> PARAMETER C_OPB_DWIDTH = 32, DT = INTEGER, BUS = SOPB
> PARAMETER C_FAMILY = virtex2p, DT = STRING
> 
> <気になる点>
> "../hdl/opb_sil00u_0_wrapper.v"とありますように、
> ラッパーがverilogファイルで生成されていいるのですが、
> 中島様で確認された際に生成されたラッパーもverilogファイル
> でしょうか?
> 

生成されたラッパーがverilogファイルであると、エラーが発生するようです。
ですので、vhdlファイルでラッパーを生成しています。
もし、差支えがなければ、vhdlでラッパーを生成してみていただけるでしょうか?

こちらの環境では、
OPTION HDL = MIXED
とかくと、VHDLでラッパーが生成されました。
一度クリーンして試していただけますか?
もしくは、
OPTION HDL = VHDL
とかくと良いのかもしれません。


> <追記>
> SUZAKU SDK version 20061215を使用。
> EDK Ver.8.202i
> 
>> 中島です。
>>
>> もしかすると、mpdファイルのOPTIONの記述のHDLの部分を
>> "VERILOG"
>> に変更していないでしょうか?
>> 変更すると、下記エラーが発生するようです。
>> "MIXED"
>> にすると、エラーがなくなりました。一度ご確認ください。
>>
>> BEGIN opb_sil00u
>>
>> ## Peripheral Options
>> OPTION IPTYPE = PERIPHERAL
>> OPTION IMP_NETLIST = TRUE
>> OPTION HDL = MIXED   < ---- ここです
>> OPTION LAST_UPDATED = 8.1
>> OPTION DESC = Slot Function for LED/SW Board
>> OPTION IP_GROUP = MICROBLAZE:PPC:USER
>> OPTION CORE_STATE = DEVELOPMENT
>>
>>
>> mpdファイルの記述方法については、
>> http://japan.xilinx.com/ise/embedded/edk82i_docs/psf_rm.pdf
>> に資料がございますので、あわせてご参照ください。
>>
>>> <エラーの内容>
>>> ERROR:HDLCompilers:200 - "../hdl/opb_sil00u_0_wrapper.v" line 43 Target of defparam 'opb_sil00u_0.C_BASEADDR' does not exist
>>> ERROR:HDLCompilers:200 - "../hdl/opb_sil00u_0_wrapper.v" line 44 Target of defparam 'opb_sil00u_0.C_HIGHADDR' does not exist
>>> ERROR:HDLCompilers:200 - "../hdl/opb_sil00u_0_wrapper.v" line 45 Target of defparam 'opb_sil00u_0.C_OPB_AWIDTH' does not exist
>>> ERROR:HDLCompilers:200 - "../hdl/opb_sil00u_0_wrapper.v" line 46 Target of defparam 'opb_sil00u_0.C_OPB_DWIDTH' does not exist
>>> ERROR:HDLCompilers:200 - "../hdl/opb_sil00u_0_wrapper.v" line 47 Target of defparam 'opb_sil00u_0.C_FAMILY' does not exist
>>> ERROR:Xst - Unexpected error found while building hierarchy.
>>>
>>> ERROR:MDT - HDL synthesis failed!
>>> INFO:MDT - Refer to
>>>    C:\SUZAKU_2\sz310-20061114_3\synthesis\opb_sil00u_0_wrapper_xst.srp for
>>>    details
>>>
>>> ERROR:MDT - platgen failed with errors!
>>>



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