[Suzaku:00798] Re: VHDL/Verilog混合でスロットマシンのコアをCPUで制御する

[Daigo Yamada]

中島さま

コメントいただきありがとうございます。

＜結果＞
> 一度クリーンして試していただけますか？
→エラーが発生します。

> OPTION HDL = VHDL
→エラーが解消しました。
また、ラッパーがVHDLで生成されました。

無事に問題が解決できました。
ありがとうございました。


> 生成されたラッパーがverilogファイルであると、エラーが発生するようです。
> ですので、vhdlファイルでラッパーを生成しています。
> もし、差支えがなければ、vhdlでラッパーを生成してみていただけるでしょうか？
> 
> こちらの環境では、
> OPTION HDL = MIXED
> とかくと、VHDLでラッパーが生成されました。
> 一度クリーンして試していただけますか？
> もしくは、
> OPTION HDL = VHDL
> とかくと良いのかもしれません。
> 
> > 
> > ＜気になる点＞
> > "../hdl/opb_sil00u_0_wrapper.v"とありますように、
> > ラッパーがverilogファイルで生成されていいるのですが、
> > 中島様で確認された際に生成されたラッパーもverilogファイル
> > でしょうか？