中島です。 >>> SUZAKU-V SZ410を用いて、クロック分周器のコアを開発しております。 >>> EDKを用いてPowerPCコアに自作コアを組み込み、Bus2IP_CLK(100MHz)を基準にして >>> 30kHzに周波数を落としたクロックを発信しているのですが、 >>> 出力されるクロックの長さが約1.1倍に間延びしてしまいます。 SZ410のデフォルトのFPGAプロジェクトにIPコアを接続しているのならば、 Bus2IP_CLKは100MHzではなく、87.5MHzになります。 クロックについては、 SZ410のハードウェアマニュアル v1.0.6の p.11 図4.2 SZ410-U00バス構成をご参照ください。