[Suzaku:01622] Re: クロックが遅い

[Keichi KAWAOKA]

川岡です。

psfがIP及びソフトウェアにどのような影響を与えるのかわかっていないのですが、、

IP的には最低限、
・タイミングアナライザの結果が満足していること。
・MHSファイルで適切がパラメータが渡されていること。
を満たしていることが必要と考えています。
SUZAKUのデフォルトはいづれも満たしております。

ソフトウェア的には、
何かのライブラリを使用したときに影響があるのかもしれません。
ただ、こちらもSUZAKUのデフォルトではまったく問題ありません。



Nobuaki Sugishima さんは書きました:
> 川岡様
> 
> 　休日にもかかわらず迅速なＲｅｓありがとうございます。
> 
> 　ご推察の通り、
>  SYS_CLK => Bus2IP_Clk,
> が１００ＭＨｚであると誤解していました。
> 
> Bus2IP_Clkはウイザードがuser_logic.vhdに出力してきたものです。
> 
> 
> Bus2IP_Clk = sys_clk_s(87.5MHz)
> ということのようです。
> 
> ここでユーザ側コアの基本クロックを
> １．SYS_CLK_IN(100MHz)
> ２．sys_clk_s(87.5MHz)
> 
> にするかの選択を迫られたのですが、バスとの同期性を考慮すると２項がベター 
> と考えました。
> 
> もっとも１項を選択しても受け渡しをすべてレベルにすれば問題ないとは思いま 
> すが。
> 
> 
> ８７．５MHｚの正確な数値をXilinxのドキュメントで調べてのですが、
> 
> edk92i_psf_m.pdfのMPDのところに
> 　PORT CLK_IN = sys_clk_s, CLK_FREQ=100000000, CLK_PHASE=180
> 
> を発見したのみです。
> 
> ８７．５００MHｚとして問題ないのかご教示いただれば幸いです。
> 
> 
> 
> ----- Original Message ----- From: "Keichi KAWAOKA" 
> <email@hidden>
> To: "SUZAKU general discussion list" <email@hidden>
> Sent: Sunday, August 23, 2009 12:12 PM
> Subject: [Suzaku:01620] Re: クロックが遅い
> 
> 
>> 川岡と申します。
>>
>> SYS_CLK_INは、正確な100MHzの発振器の出力がつながっております。
>>
>> 想像なのですが、、、
>> 外部に何か波形を出力するために作ったロジック(新たに作られた？)に、
>> sys_clk_s(87.5MHz)が接続されていて、希望する周波数より
>> 1割くらい低くくなっているのでは？と思っています。
>>
>> SZ410の中にはいろいろな周波数のクロックが存在します。
>> 元発振であるSYS_CLK_INは、100MHzなのですが、
>> FPGA内部のほとんどのIPコアはクロックとしてsys_clk_s(87.5MHz)を
>> 使っています。
>>
>>
>>
>>
>> Nobuaki Sugishima さんは書きました:
>>> 杉島と申します。
>>>
>>> SZ４１０で（期待より）遅いクロックが観測されます。
>>>
>>> Net SYS_CLK_IN       LOC = Y6 | IOSTANDARD = LVCMOS33;
>>>
>>> のピンでぴたり１０MHｚが得られるのだと思っておりました。
>>>
>>> ところが１割ほど遅いクロックが観測されます。
>>>
>>> MHSファイルの関係個所は以下のようになっています：
>>>
>>> BEGIN dcm_module
>>> PARAMETER INSTANCE = dcm_ddr_fx
>>> PARAMETER HW_VER = 1.00.c
>>> PARAMETER C_CLK0_BUF = TRUE
>>> PARAMETER C_CLKFX_BUF = TRUE
>>> PARAMETER C_CLK2X_BUF = TRUE
>>> PARAMETER C_CLKFX_MULTIPLY = 7
>>> PARAMETER C_CLKFX_DIVIDE = 4
>>> PARAMETER C_CLKIN_PERIOD = 10.000
>>> PARAMETER C_CLK_FEEDBACK = 1X
>>> PARAMETER C_DFS_FREQUENCY_MODE = LOW
>>> PARAMETER C_DLL_FREQUENCY_MODE = LOW
>>> PARAMETER C_EXT_RESET_HIGH = 0
>>> PORT CLKIN = SYS_CLK_IN
>>> PORT CLKFB = dcm_ddr_fx_CLKFB
>>> PORT CLK0 = dcm_ddr_fx_CLKFB
>>> PORT CLK2X = clk_200mhz_s
>>> PORT CLKFX = clk_ddr
>>> PORT RST = net_vcc
>>> PORT LOCKED = dcm_ddr_fx_LOCKED
>>> END
>>>
>>>
>>> Defaultのまま動かしていません。
>>>
>>> 単なる観測の誤りでしょうか？。
>>>
>>> 初歩的な質問で申し訳ありません。
>>>
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